[锁相环的相位噪声杂散抑制锁相时间.]锁相环的相位噪声
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发布时间：2022-04-19 09:46
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时间：2023-10-02 03:39
相位噪声
对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通常定义1kHz 频率偏移）1-Hz 的带宽上的功率，单位为dBc/Hz@offset frequency。锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO 的贡献很小。 相位噪声的测量需要频谱分析仪。注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响。即，频谱分析仪的读数减掉10log （RBW ）才是正确的相位噪声数值。高端的频谱分析仪往往可以直接给出单边带相位噪声。
相位噪声是信号在频域的度量。在时域，与之对应的是时钟抖动（jitter ），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC 应用中会严重恶化采样数据的信噪比，尤其是当ADC 模拟前端信号的频率较高时，更是要求低抖动的时钟。图1形象地描述了时钟抖动。
图表 1 相位噪声和时钟抖动
时钟抖动可以通过相位噪声积分得到，具体实现如下如下：计算从给定的起始频率偏移处到结束频率（通常定义为两倍输出频率）偏移处的相位噪声和A ，单位为dBc ；对A 进行取对数操作；求相位抖动均方值（rms phase jitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。
图表 2. 时钟抖动与相位噪声和白噪声之间的关系
参考杂散
锁相环中最常见的杂散信号就是参考杂散。这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。环路滤波器对其进行积分产生稳定的控制电压。
图表 3 环路锁定时，PLL 电荷泵电流输出波形
当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。
当鉴相频率较高时，由电荷泵的交替电流（源电流I 和汇电流I ）引起的杂散占主要地位。 sourcesink
二者频率的界定。一般地，若电荷泵漏电流为1nA ，电荷泵电流为1mA ，电荷泵电流的失配在4%时，交界频率大约为100k~200kHz。
当电荷泵处于三态的时候（绝大部分时间是如此），电荷泵的漏电流是杂散的主要来源。电荷泵漏电流经过环路滤波器形成控制电压，以调谐VCO ，这样就相当于对VCO 进行调频（FM ），反映在VCO 的输出，就会出现杂散信号。电荷泵漏电流越大，鉴相频率越低，这种参考杂散越大。在鉴相频率相等的条件下，电荷泵的漏电流与电荷泵电流的比值越大，由电荷泵漏电流引起的参考杂散会越大。ADI 的PLL 产品漏电流大部分在1nA 左右的水平上。
为了对电荷泵漏电流引起的杂散有个清楚地认识，这里给出一些仿真波形。仿真条件如下：
ADF4106，输出频率1GHz ，鉴相频率25kHz ，三阶无源滤波器，带宽2.5Hz ，相位裕度45度，VCO 模型为Sirenza VCO190-1000T。参考晶振模型10MHz 。电荷泵漏电流1nA 。
当环路滤波器变窄到1kHz 后可以看到对这种杂散的衰减效果如下。
当电荷泵工作时，电荷泵的交替脉冲电流是杂散的主要来源。定义电荷泵源电流（Source current
）与汇电流（Sink current）的失配程度。
杂散增益的定义，
锁定时间
锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。频率跳变的步长取决于PLL 频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。 例如，GSM-900，频率步长最大为45MHz ，而GSM-1800为95MHz 。容许的频率误差分别为90Hz 和180Hz 。PLL 频率合成器必
须在小于1.5个时隙（GSM 的一个时隙是577us ）内达到锁定。 锁定时间还需要另外一个指标来度量，即PLL 频率合成器输出达到给定相位误差范围所用的时间。
图3是ADI 提供的一种测量相位锁定的方法，该方法利用ADI 的增益/相位联合检波器AD8302实现。
图表 4. 相位锁定时间测量的一种方法
参考晶振有哪些要求？我该如何选择参考源？
波形： 可以使正弦波，也可以为方波。
功率： 满足参考输入灵敏度的要求。
稳定性： 通常用TCXO ，稳定性要求
频率范围： ADI 提供的PLL 产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最*输入信号REFIN 为20MHz ，功率最小为-5dBm ，这相当于转换速率（slew rate）为22.6V/us，峰峰值为360mV 的正弦波。具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转换速率Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm （50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV ，
其转换速率为 Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us
所以，只要REFIN 功率满足要求，并且输入信号的转换速率高于22.6V/us ，REFIN 可以工作在低于20MHz 的条件下。具体实现是，一个转换时间为146ns 的3.3V CMOS输入可以很容易的满足该项要求。总的来说，用功率较大的方波信号作为参考可以使REFIN 工作在低于数据手册上给出的最低频率*。
请详细解释一下控制时序，电平及要求。
ADI 的所有锁相环产品控制接口均为三线串行控制接口。如图4所示。
图表 5 PLL频率合成器的串行控制接口（3 Wire Serial Interface）
PLL 频率合成器的串行控制接口（3 Wire Serial Interface） 控制接口由时钟CLOCK ，数据DATA ，加载使能LE 构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL 频率合成器的移位寄存器中，然后在LE 的上升沿更新内部相应寄存器。
SPI 控制接口为3V/3.3V CMOS电平。
控制信号的产生，可以用MCU ，DSP ，或者FPGA 。产生的时钟和数据一定要干净，过冲小。当用FPGA 产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF的电容，来吸收这些毛刺。
请简要介绍一下环路滤波器参数的设置
ADISimPLL V3.0使应用工程师从繁杂的数学计算中解脱出来。我们只要输入设置环路滤波器的几个关键参数，ADISimPLL 就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率PFD ，电荷泵电流Icp ，环路带宽BW ，相位裕度，VCO 控制灵敏度Kv ，滤波器的形式（有源还是无源，阶数）。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
环路滤波器采用有源滤波器还是无源滤波器？
有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL 产生的频率的相位噪声性能会比采用无源滤波器的PLL 输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常用的一种结构。PLL 频率合成器的电荷泵电压Vp 一般取5V 或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp 或者接近Vp 。如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp ，或者非常接近Vp 的时候，就需要用有源滤波器。在对环路误差信号进行滤波的同时，也
提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：
低失调电压（Low Offset Voltage） [通常小于500uV]
低偏流（Low Bias Current） [通常小于50pA]
如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail ）输出型放大器。
这里提供几种常见的PLL 滤波器应用放大器的型号。
AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27,
PLL 对于VCO 有什么要求？以及如何设计VCO 输出功率分配器？
选择VCO 时，尽量选择VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。 选用低控制电压的VCO 可以简化PLL 设计。
VCO 的输出通过一个简单的电阻分配网络来完成功率分配。从VCO 的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。形成与VCO 的输出阻抗匹配。下图中ABC 三点功率关系。B ，C 点的功率比A 点小6dB 。
如何设置电荷泵的极性？
在下列情况下，电荷泵的极性为正。 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，
输出频率增大）。
在下列情况下，电荷泵的极性为负。 环路滤波器为有源滤波器，并且放大环节为反相放大；VCO 的控制灵敏度为正。 环路滤波器为无源滤波器，VCO 的控制灵敏度为负。 PLL 分频应用，滤波器为无源型。即参考信号直接RF 反馈分频输入端，VCO 反馈到参考输入的情况
锁定指示电路如何设计？
PLL 锁定指示分为模拟锁定指示和数字锁定指示两种
图表 6 鉴相器和电荷泵原理图
数字锁定指示：
当PFD 的输入端连续检测到相位误差小于15ns 的次数为3(5)次，那么PLL 就会给出数字锁定指示
数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD 频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns 的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示
对电荷泵输入端的Up 脉冲和Down 脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电路
的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT
输出端单独加上拉电阻的情况）。
图表 7
模拟锁定指示的输出级为N 沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：
参考信号REFIN 信号丢失。当REFIN 信号与PLL 频合器断开连接时，PLL 显然会失锁；然而，ADF41xx 系列的PLL ，其数字锁定指示用REFIN 时钟来检查是否锁定，如果PLL 先前已经锁定，REFIN 时钟突然丢失，PLL 会继续显示锁定状态。解决方法是使用模拟锁定指示。
当VCXO 代替VCO 时，PLL 常常失锁的原因。
以ADF4001为例说明。VCXO 的输入阻抗通常较小（相对于VCO 而言），大约为100kohm 。这样VCXO 需要的电流必须由PLL 来提供。PFD=2MHz， Icp=1.25mA，Vtune=4V，VCXO 输入阻抗=100kohm，VCXO 控制口电流=4/100k=40uA。在PFD 输入端，用于抵消VCXO 的输入电流而需要的静态相位误差
16ns>15ns，所以，数字锁定指示为低电平。
解决方法1，使用模拟锁定指示。
解决方法2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。
PLL 对射频输入信号有什么要求？
频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF 信号的Slew Rate满足要求。例如， ADF4106数据手册规定最小射频输入信号500MHz ，功率为-10dBm ，这相应于峰峰值为200mV ，slew rate=314V/us。如果您的输入信号频率低于500MHz ，但功率满足要求，并且slew rate大于314V/us，那么ADF4106同样能够正常工作。通常LVDS 驱动器的转换速率可以很容易达到1000V/us。
PLL 芯片对电源的要求有哪些？
要求PLL 电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实现如下：
在电源引脚出依次放置0.1uF ，0.01uF ，100pF 的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
另外在电源线上串联一个小电阻（18ohm ）也是隔离噪声的一种常用方法。
