FPGA中时钟问题，EP2C20F256C6引脚CLK和DPCLK的区别
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clk管脚是可以作为普通输入管脚使用的，当用作输入功能时和普通的IO功能是一样的，
但是clk管脚是不可以用作输出功能的，如果不使用时可以悬空，不需要非得接地，你只要在建立工程的时候把无用的管脚设置为三态输入
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DPCLK and CDPCLK I/O pins are bidirectional
al function pins that can be used for high fanout
control signals, such as protocol signals,
TRDY and IRDY signals for PCI, or DQS for
DDR, via the global clock network.
设置可以在pin editor里面的分配pin时选择
DCLK也与配置芯片相连追问假如我外部采用20MHZ晶振，希望内部得到60MHZ，应该从哪个CLK脚引入FPGA呢？是不是20MHZ通过CLK脚直接就和FPGA内部的PLL的inclk0脚相连就行了？
追答是的，只要是连在CLK脚上就可以
